ГЕНЕРАЦИЯ ВЫПОЛНИМЫХ СПЕЦИФИКАЦИЙ ЦИФРОВЫХ СИСТЕМ ИЗ СТРУКТУРНЫХ ОПИСАНИЙ FPGA-ПРОЕКТОВ
Описывается алгоритм конвертации формата XDL в промежуточный формат описания реализованного на FPGA проекта. Моделью промежуточного представления служит двудольный граф. Алгоритмическим базисом операции конвертации является подстановка графов, задающая распаковку элемента FPGA в примитивные логическ...
Saved in:
| Format: | Article |
|---|---|
| Language: | Russian |
| Published: |
National Academy of Sciences of Belarus, the United Institute of Informatics Problems
2018-02-01
|
| Series: | Informatika |
| Online Access: | https://inf.grid.by/jour/article/view/284 |
| Tags: |
Add Tag
No Tags, Be the first to tag this record!
|
| _version_ | 1832543245496745984 |
|---|---|
| collection | DOAJ |
| description | Описывается алгоритм конвертации формата XDL в промежуточный формат описания реализованного на FPGA проекта. Моделью промежуточного представления служит двудольный граф. Алгоритмическим базисом операции конвертации является подстановка графов, задающая распаковку элемента FPGA в примитивные логические элементы. Проводится методика испытаний этого алгоритма, для реализации которой разработана программа конвертации промежуточного представления в формат EDIF |
| format | Article |
| id | doaj-art-e5f38f0e0f6d41bfa3b85a55f18c7eb7 |
| institution | Kabale University |
| issn | 1816-0301 |
| language | Russian |
| publishDate | 2018-02-01 |
| publisher | National Academy of Sciences of Belarus, the United Institute of Informatics Problems |
| record_format | Article |
| series | Informatika |
| spelling | doaj-art-e5f38f0e0f6d41bfa3b85a55f18c7eb72025-02-03T11:51:43ZrusNational Academy of Sciences of Belarus, the United Institute of Informatics ProblemsInformatika1816-03012018-02-0103(35)111123264ГЕНЕРАЦИЯ ВЫПОЛНИМЫХ СПЕЦИФИКАЦИЙ ЦИФРОВЫХ СИСТЕМ ИЗ СТРУКТУРНЫХ ОПИСАНИЙ FPGA-ПРОЕКТОВ0Объединенный институт проблем информатики НАН БеларусиОписывается алгоритм конвертации формата XDL в промежуточный формат описания реализованного на FPGA проекта. Моделью промежуточного представления служит двудольный граф. Алгоритмическим базисом операции конвертации является подстановка графов, задающая распаковку элемента FPGA в примитивные логические элементы. Проводится методика испытаний этого алгоритма, для реализации которой разработана программа конвертации промежуточного представления в формат EDIFhttps://inf.grid.by/jour/article/view/284 |
| spellingShingle | ГЕНЕРАЦИЯ ВЫПОЛНИМЫХ СПЕЦИФИКАЦИЙ ЦИФРОВЫХ СИСТЕМ ИЗ СТРУКТУРНЫХ ОПИСАНИЙ FPGA-ПРОЕКТОВ Informatika |
| title | ГЕНЕРАЦИЯ ВЫПОЛНИМЫХ СПЕЦИФИКАЦИЙ ЦИФРОВЫХ СИСТЕМ ИЗ СТРУКТУРНЫХ ОПИСАНИЙ FPGA-ПРОЕКТОВ |
| title_full | ГЕНЕРАЦИЯ ВЫПОЛНИМЫХ СПЕЦИФИКАЦИЙ ЦИФРОВЫХ СИСТЕМ ИЗ СТРУКТУРНЫХ ОПИСАНИЙ FPGA-ПРОЕКТОВ |
| title_fullStr | ГЕНЕРАЦИЯ ВЫПОЛНИМЫХ СПЕЦИФИКАЦИЙ ЦИФРОВЫХ СИСТЕМ ИЗ СТРУКТУРНЫХ ОПИСАНИЙ FPGA-ПРОЕКТОВ |
| title_full_unstemmed | ГЕНЕРАЦИЯ ВЫПОЛНИМЫХ СПЕЦИФИКАЦИЙ ЦИФРОВЫХ СИСТЕМ ИЗ СТРУКТУРНЫХ ОПИСАНИЙ FPGA-ПРОЕКТОВ |
| title_short | ГЕНЕРАЦИЯ ВЫПОЛНИМЫХ СПЕЦИФИКАЦИЙ ЦИФРОВЫХ СИСТЕМ ИЗ СТРУКТУРНЫХ ОПИСАНИЙ FPGA-ПРОЕКТОВ |
| title_sort | генерация выполнимых спецификаций цифровых систем из структурных описаний fpga проектов |
| url | https://inf.grid.by/jour/article/view/284 |